طراحی و پیاده سازی جمع کننده های پیشوندی موازی با کارایی بالا و مصرف توان کم با تاکید برنظریه ی گراف در تکنولوژی های زیر100نانومتر

جمع کننده های پیشوندی موازی(ppa) به عنوان روشی کلی برای افزایش سرعت جمع دودویی شناخته شده اند. در این تحقیق با تأکیدبرنظریه ی گراف وارتباط مستقیم بین مصرف توان مداراتppa وانرژی ریاضی گراف نظیرآن ها، دو جمع کننده ی پیشوندی موازی جدید ارائه شده است، جمع کننده ی پیشنهادی اول با تغییر ساختار گرافی جمع کننده ی brent-kung وتلفیق افقی و انتخابی سطرها در دو جمع کننده ی brent-kung و sklansky به دست آمده است به گونه ای که تعداد طبقات مسیربحرانی و در نتیجه تأخیر انتشار کاهش یافته است. این بهبودی با اندکی افزایش در توان مصرفی همراه بوده ولی در نهایت حاصل ضرب توان مصرفی در تأخیر انتشار(pdp) کاهش داشته است. میزان کارایی این جمع کننده با افزایش طول بیت ورودی افزایش می یابد. نتایج شبیه سازی ها نشان داده اند که مقدار کاهش pdp به اندازه ی % 8 /8 در 32 بیت، % 6/15 در 64 بیت و %5/19 در 128بیت بوده است. در جمع کننده ی پیشنهادی دوم با تلفیق عمودی نیمه ی اول جمع کننده ی kogge-stone ونیمه ی دوم جمع کننده ی sklansky تعداد گره ها و اتصالات در نیمه ی دوم و در نتیجه انرژی ریاضی و مصرف توان مدار کاهش یافته است. مقدار ظرفیت خروجی(فن- اوت) نیز در نیمه ی اول نسبت به جمع کننده ی sklansky کاهش یافته است. به علاوه در این تحقیق سیستمی برای تولید اعداد تصادفی واقعی مبتنی بررفتار آشوبی مدار چوآ ارائه شده است که قابل پیاده سازی مداری و مجتمع سازی بامدارات ppa می باشد و از رشته ی تولیدی آن برای اندازه گیری توان مصرفی مداراتppa استفاده شده است. هم چنین مدلی برای اندازه گیری تأخیر انتشار مدارات ppa با استفاده از نرم افزارhspice ارائه شده است. تمام شبیه سازی ها با استفاده ازhspice و درتکنولوژی90 نانومترcmos انجام شده اند.